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  1. 2009.10.29 verilog HDL

verilog HDL

2009.10.29 18:53 | Posted by JoyfulLife
 리뷰다.. 원래 4학년 1학때 배운 것인데 다시 들으니 기억이 확실하게 나고 개념이 잘 이해된 것 같다.

verilog는 cadance 회사에서 1980년 중후반에 만든 언어다. 이것을 공개 안하고 있다가 미 국방부가 VHDL를 만들고 공개하니 이 회사도 똑같이 Verilog를 공개하고 사람들을 끌어 모으게 되었다.
 verilog를 많이 쓰는 이유는 C처럼 간단하다는 것이다. 그래서 사람들이 많이 쓴다. 아직 처음이어서 어려운 것은 잘
안써서 쉬운 개념으로 이해하고 있다.

좀 헷갈리는 것이 wire와 reg이다.

wire는 연속적으로 변하는 것이고 reg는 절차적으로 변하는 것이다.

C언어와 헷갈리는 것이 이것은 한줄 한줄 실행 되는 것이 아니고 한 번에 동시에 실행이 되는 것이다.

begin 과 end 사이만 시간을 설정해서 절차적으로 실행할 수 있다.

이 사이가 중요하다. 이 사이에서만 if 문 같은 것을 쓸 수 있다. 이 밖에서 if 문 같은 것을 쓰면 에러가 난다.

wire를 쓰려면 assign 을 설정해야 한다.

사람들에게게 알려주는 것이 아닌 내가 이해한 내용들을 쓰다보니 두서 없이 쓰는 것 같다. 이제 곧 모델심으로 시뮬레이션을 해야 할텐데 잘 생각이 날까 걱정스럽다..


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